DDR3 SDRAM采用双数据速率架构来实现高速运行。双数据速率架构是一个8 n的 prefetch架构，其接口设计用于在I / O引脚上每个时钟周期传输两个数据字。DDR3 SDRAM的单一读或写操作有效地由内部DRAM内核和8个相应的n位宽的半个时钟周期的单个8 n位宽的四时钟周期数据传输组成数据传输在I / O引脚。差分数据选通（DQS，DQS＃）与数据一起传输，用于DDR3 SDRAM输入接收器的数据采集。DQS与WRITE的数据中心对齐。读取的数据由DDR3 SDRAM传输，边缘对齐到数据选通。

DDR3 SDRAM通过差分时钟（CK和CK＃）工作。CK变为HIGH，CK＃变为LOW的交叉被称为CK的正边缘。控制，命令和地址信号在CK的每个正边沿都被注册。在WRITE前导码之后，在DQS的第一个上升沿登记输入数据，并在读取前置码之后在DQS的第一个上升沿引用输出数据。

对DDR3 SDRAM的读写访问是面向突发的。访问在所选位置开始，并以编程的顺序继续编程的位置数。访问开始于注册ACTIVATE命令，然后是READ或WRITE命令。与ACTIVATE命令一致注册的地址位用于选择要访问的存储区和行。与READ或WRITE命令一致注册的地址位用于选择存储区和突发存取的起始列位置。

该设备使用READ和WRITE BL8和BC4。可以启用自动预充电功能以提供在突发访问结束时发起的自定时行预充电。

与标准DDR SDRAM一样，DDR3 SDRAM的流水线式多体架构允许并发操作，从而通过隐藏行预充电和激活时间来提供高带宽。

提供自刷新模式，以及节能，省电模式。

工业温度:

工业温度（IT）设备要求外壳温度不超过 
-40°C或95°C。当T C 超过85°C 时，JEDEC规格要求刷新率提高一倍; 这也需要使用高温自刷新选项。另外，当T C <0°C或> 95°C 时，ODT电阻和输入/输出阻抗必须降额。

特征：

V DD = V DDQ = 1.35V（1.283-1.45V）

向后兼容V DD = V DDQ = 1.5V±0.075V

支持DDR3L器件在1.5V应用中向后兼容

差分双向数据选通

8 个n位预取架构

差分时钟输入（CK，CK＃）

8家内部银行

标称和动态片上终端（ODT），用于数据，选通和屏蔽信号

可编程CAS（READ）延迟（CL）

可编程的CAS附加延迟（AL）

可编程CAS（WRITE）延迟（CWL）

固定突发长度（BL）为8和突发斩波（BC）为4（通过模式寄存器集[MRS]

可选BC4或BL8即时（OTF）

自刷新模式

Ť Ç 的0℃至+ 95℃

在0°C至+ 85°C时，64ms，8192周期刷新

+ 85°C至+ 95°C时为32 ms

自刷温度（SRT）

自动自刷新（ASR）

写平整

多用途寄存器

输出驱动器校准